HexDecoder.circ

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  <lib desc="#Wiring" name="0">
    <tool name="Pin">
      <a name="appearance" val="NewPins"/>
    </tool>
    <tool name="Probe">
      <a name="appearance" val="NewPins"/>
    </tool>
  </lib>
  <lib desc="#Gates" name="1">
    <tool name="PLA">
      <a name="table" val=""/>
    </tool>
  </lib>
  <lib desc="#Plexers" name="2">
    <tool name="Multiplexer">
      <a name="enable" val="false"/>
    </tool>
    <tool name="Demultiplexer">
      <a name="enable" val="false"/>
    </tool>
  </lib>
  <lib desc="#Arithmetic" name="3"/>
  <lib desc="#Memory" name="4">
    <tool name="D Flip-Flop">
      <a name="appearance" val="logisim_evolution"/>
    </tool>
    <tool name="T Flip-Flop">
      <a name="appearance" val="logisim_evolution"/>
    </tool>
    <tool name="J-K Flip-Flop">
      <a name="appearance" val="logisim_evolution"/>
    </tool>
    <tool name="S-R Flip-Flop">
      <a name="appearance" val="logisim_evolution"/>
    </tool>
    <tool name="Register">
      <a name="appearance" val="logisim_evolution"/>
    </tool>
    <tool name="Counter">
      <a name="appearance" val="logisim_evolution"/>
    </tool>
    <tool name="Shift Register">
      <a name="appearance" val="logisim_evolution"/>
    </tool>
    <tool name="Random">
      <a name="appearance" val="logisim_evolution"/>
    </tool>
    <tool name="RAM">
      <a name="appearance" val="logisim_evolution"/>
    </tool>
    <tool name="ROM">
      <a name="appearance" val="logisim_evolution"/>
      <a name="contents">addr/data: 8 8
0
</a>
    </tool>
  </lib>
  <lib desc="#I/O" name="5"/>
  <lib desc="#TTL" name="6"/>
  <lib desc="#TCL" name="7">
    <tool name="TclGeneric">
      <a name="content">library ieee;&#13;
use ieee.std_logic_1164.all;&#13;
&#13;
entity TCL_Generic is&#13;
  port(&#13;
    --Insert input ports below&#13;
    horloge_i  : in  std_logic;                    -- input bit example&#13;
    val_i      : in  std_logic_vector(3 downto 0); -- input vector example&#13;
&#13;
	  --Insert output ports below&#13;
    max_o      : out std_logic;                    -- output bit example&#13;
    cpt_o      : out std_logic_Vector(3 downto 0)  -- output vector example&#13;
  );&#13;
end TCL_Generic;&#13;
</a>
    </tool>
  </lib>
  <lib desc="#Base" name="8">
    <tool name="Text Tool">
      <a name="font" val="SansSerif plain 12"/>
      <a name="halign" val="center"/>
      <a name="text" val=""/>
      <a name="valign" val="base"/>
    </tool>
  </lib>
  <lib desc="#BFH-Praktika" name="9"/>
  <lib desc="#Input/Output-Extra" name="10"/>
  <lib desc="#Soc" name="11">
    <tool name="Rv32im">
      <a name="SocBusSelection" val=""/>
    </tool>
    <tool name="Nios2">
      <a name="SocBusSelection" val=""/>
    </tool>
    <tool name="SocBus">
      <a name="SocBusIdentifier" val="0x000001798F2DE6F37f31503f"/>
    </tool>
    <tool name="Socmem">
      <a name="SocBusSelection" val=""/>
    </tool>
    <tool name="SocPio">
      <a name="SocBusSelection" val=""/>
    </tool>
    <tool name="SocVga">
      <a name="SocBusSelection" val=""/>
    </tool>
    <tool name="SocJtagUart">
      <a name="SocBusSelection" val=""/>
    </tool>
  </lib>
  <main name="main"/>
  <options>
    <a name="gateUndefined" val="ignore"/>
    <a name="simlimit" val="1000"/>
    <a name="simrand" val="0"/>
  </options>
  <mappings>
    <tool lib="8" map="Button2" name="Menu Tool"/>
    <tool lib="8" map="Button3" name="Menu Tool"/>
    <tool lib="8" map="Ctrl Button1" name="Menu Tool"/>
  </mappings>
  <toolbar>
    <tool lib="8" name="Poke Tool"/>
    <tool lib="8" name="Edit Tool"/>
    <tool lib="8" name="Wiring Tool"/>
    <tool lib="8" name="Text Tool">
      <a name="font" val="SansSerif plain 12"/>
      <a name="halign" val="center"/>
      <a name="text" val=""/>
      <a name="valign" val="base"/>
    </tool>
    <sep/>
    <tool lib="0" name="Pin">
      <a name="appearance" val="NewPins"/>
    </tool>
    <tool lib="0" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="facing" val="west"/>
      <a name="output" val="true"/>
    </tool>
    <sep/>
    <tool lib="1" name="NOT Gate"/>
    <tool lib="1" name="AND Gate"/>
    <tool lib="1" name="OR Gate"/>
    <tool lib="1" name="XOR Gate"/>
    <tool lib="1" name="NAND Gate"/>
    <tool lib="1" name="NOR Gate"/>
    <sep/>
    <tool lib="4" name="D Flip-Flop">
      <a name="appearance" val="logisim_evolution"/>
    </tool>
    <tool lib="4" name="Register">
      <a name="appearance" val="logisim_evolution"/>
    </tool>
  </toolbar>
  <circuit name="main">
    <a name="appearance" val="logisim_evolution"/>
    <a name="circuit" val="main"/>
    <a name="circuitnamedboxfixedsize" val="true"/>
    <a name="circuitvhdlpath" val=""/>
    <a name="clabel" val=""/>
    <a name="clabelfont" val="SansSerif bold 16"/>
    <a name="clabelup" val="north"/>
    <comp lib="0" loc="(330,280)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="label" val="c3_c2_c1_c0"/>
      <a name="width" val="4"/>
    </comp>
    <comp lib="0" loc="(330,280)" name="Splitter">
      <a name="fanout" val="4"/>
      <a name="incoming" val="4"/>
    </comp>
    <comp lib="0" loc="(730,350)" name="Constant">
      <a name="facing" val="north"/>
    </comp>
    <comp lib="5" loc="(690,260)" name="7-Segment Display">
      <a name="active" val="false"/>
    </comp>
    <comp loc="(600,220)" name="HEX_Decoder"/>
    <wire from="(350,220)" to="(350,240)"/>
    <wire from="(350,220)" to="(380,220)"/>
    <wire from="(350,250)" to="(380,250)"/>
    <wire from="(350,260)" to="(380,260)"/>
    <wire from="(350,270)" to="(380,270)"/>
    <wire from="(380,240)" to="(380,250)"/>
    <wire from="(380,270)" to="(380,280)"/>
    <wire from="(600,220)" to="(710,220)"/>
    <wire from="(600,240)" to="(720,240)"/>
    <wire from="(600,260)" to="(640,260)"/>
    <wire from="(600,280)" to="(630,280)"/>
    <wire from="(600,300)" to="(620,300)"/>
    <wire from="(600,320)" to="(650,320)"/>
    <wire from="(600,340)" to="(660,340)"/>
    <wire from="(620,300)" to="(620,370)"/>
    <wire from="(620,370)" to="(690,370)"/>
    <wire from="(630,280)" to="(630,410)"/>
    <wire from="(630,410)" to="(700,410)"/>
    <wire from="(640,260)" to="(640,440)"/>
    <wire from="(640,440)" to="(710,440)"/>
    <wire from="(650,250)" to="(650,320)"/>
    <wire from="(650,250)" to="(700,250)"/>
    <wire from="(660,200)" to="(660,340)"/>
    <wire from="(660,200)" to="(690,200)"/>
    <wire from="(690,200)" to="(690,260)"/>
    <wire from="(690,320)" to="(690,370)"/>
    <wire from="(700,250)" to="(700,260)"/>
    <wire from="(700,320)" to="(700,410)"/>
    <wire from="(710,220)" to="(710,260)"/>
    <wire from="(710,320)" to="(710,440)"/>
    <wire from="(720,240)" to="(720,260)"/>
    <wire from="(720,320)" to="(730,320)"/>
    <wire from="(730,320)" to="(730,350)"/>
  </circuit>
  <circuit name="seg0">
    <a name="appearance" val="logisim_evolution"/>
    <a name="circuit" val="seg0"/>
    <a name="circuitnamedboxfixedsize" val="true"/>
    <a name="circuitvhdlpath" val=""/>
    <a name="clabel" val=""/>
    <a name="clabelfont" val="SansSerif bold 16"/>
    <a name="clabelup" val="east"/>
    <comp lib="0" loc="(780,350)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="facing" val="west"/>
      <a name="label" val="HEX0"/>
      <a name="output" val="true"/>
    </comp>
    <comp lib="0" loc="(90,200)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="label" val="c_0"/>
    </comp>
    <comp lib="0" loc="(90,300)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="label" val="c_1"/>
    </comp>
    <comp lib="0" loc="(90,400)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="label" val="c_2"/>
    </comp>
    <comp lib="0" loc="(90,500)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="label" val="c_3"/>
    </comp>
    <comp lib="1" loc="(190,330)" name="NOT Gate"/>
    <comp lib="1" loc="(290,440)" name="NOT Gate"/>
    <comp lib="1" loc="(290,540)" name="NOT Gate"/>
    <comp lib="1" loc="(350,80)" name="NOT Gate"/>
    <comp lib="1" loc="(480,90)" name="OR Gate"/>
    <comp lib="1" loc="(490,200)" name="OR Gate"/>
    <comp lib="1" loc="(500,310)" name="OR Gate">
      <a name="inputs" val="3"/>
    </comp>
    <comp lib="1" loc="(500,430)" name="OR Gate">
      <a name="inputs" val="3"/>
    </comp>
    <comp lib="1" loc="(500,520)" name="OR Gate"/>
    <comp lib="1" loc="(500,600)" name="OR Gate"/>
    <comp lib="1" loc="(730,350)" name="AND Gate">
      <a name="inputs" val="6"/>
    </comp>
    <wire from="(150,300)" to="(150,330)"/>
    <wire from="(150,300)" to="(240,300)"/>
    <wire from="(150,330)" to="(160,330)"/>
    <wire from="(190,330)" to="(190,480)"/>
    <wire from="(190,330)" to="(220,330)"/>
    <wire from="(190,480)" to="(420,480)"/>
    <wire from="(220,330)" to="(220,580)"/>
    <wire from="(220,580)" to="(450,580)"/>
    <wire from="(240,200)" to="(240,260)"/>
    <wire from="(240,200)" to="(290,200)"/>
    <wire from="(240,260)" to="(350,260)"/>
    <wire from="(240,300)" to="(240,330)"/>
    <wire from="(240,330)" to="(420,330)"/>
    <wire from="(240,400)" to="(240,440)"/>
    <wire from="(240,400)" to="(300,400)"/>
    <wire from="(240,440)" to="(260,440)"/>
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    <wire from="(240,540)" to="(260,540)"/>
    <wire from="(240,80)" to="(240,200)"/>
    <wire from="(240,80)" to="(320,80)"/>
    <wire from="(290,130)" to="(290,200)"/>
    <wire from="(290,130)" to="(420,130)"/>
    <wire from="(290,440)" to="(320,440)"/>
    <wire from="(290,540)" to="(330,540)"/>
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    <wire from="(360,370)" to="(450,370)"/>
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    <wire from="(370,450)" to="(440,450)"/>
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    <wire from="(370,540)" to="(450,540)"/>
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    <wire from="(400,80)" to="(400,410)"/>
    <wire from="(420,290)" to="(420,330)"/>
    <wire from="(420,290)" to="(450,290)"/>
    <wire from="(420,480)" to="(420,500)"/>
    <wire from="(420,500)" to="(450,500)"/>
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    <wire from="(420,70)" to="(430,70)"/>
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    <wire from="(430,180)" to="(430,240)"/>
    <wire from="(430,180)" to="(440,180)"/>
    <wire from="(430,310)" to="(430,350)"/>
    <wire from="(430,310)" to="(450,310)"/>
    <wire from="(440,220)" to="(440,280)"/>
    <wire from="(440,430)" to="(440,450)"/>
    <wire from="(440,430)" to="(450,430)"/>
    <wire from="(450,330)" to="(450,370)"/>
    <wire from="(450,450)" to="(450,470)"/>
    <wire from="(450,620)" to="(450,630)"/>
    <wire from="(480,90)" to="(680,90)"/>
    <wire from="(490,200)" to="(630,200)"/>
    <wire from="(500,310)" to="(500,340)"/>
    <wire from="(500,340)" to="(680,340)"/>
    <wire from="(500,430)" to="(510,430)"/>
    <wire from="(500,520)" to="(540,520)"/>
    <wire from="(500,600)" to="(680,600)"/>
    <wire from="(510,360)" to="(510,430)"/>
    <wire from="(510,360)" to="(680,360)"/>
    <wire from="(540,370)" to="(540,520)"/>
    <wire from="(540,370)" to="(680,370)"/>
    <wire from="(630,200)" to="(630,330)"/>
    <wire from="(630,330)" to="(680,330)"/>
    <wire from="(680,380)" to="(680,600)"/>
    <wire from="(680,90)" to="(680,320)"/>
    <wire from="(730,350)" to="(780,350)"/>
    <wire from="(90,200)" to="(240,200)"/>
    <wire from="(90,300)" to="(150,300)"/>
    <wire from="(90,400)" to="(240,400)"/>
    <wire from="(90,500)" to="(240,500)"/>
  </circuit>
  <circuit name="seg1">
    <a name="appearance" val="logisim_evolution"/>
    <a name="circuit" val="seg1"/>
    <a name="circuitnamedboxfixedsize" val="true"/>
    <a name="circuitvhdlpath" val=""/>
    <a name="clabel" val=""/>
    <a name="clabelfont" val="SansSerif bold 16"/>
    <a name="clabelup" val="east"/>
    <comp lib="0" loc="(150,190)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="label" val="c_0"/>
    </comp>
    <comp lib="0" loc="(150,290)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="label" val="c_1"/>
    </comp>
    <comp lib="0" loc="(150,400)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="label" val="c_2"/>
    </comp>
    <comp lib="0" loc="(150,520)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="label" val="c_3"/>
    </comp>
    <comp lib="0" loc="(660,400)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="facing" val="west"/>
      <a name="label" val="HEX1"/>
      <a name="output" val="true"/>
    </comp>
    <comp lib="1" loc="(200,220)" name="NOT Gate"/>
    <comp lib="1" loc="(200,330)" name="NOT Gate"/>
    <comp lib="1" loc="(200,600)" name="NOT Gate"/>
    <comp lib="1" loc="(430,140)" name="OR Gate">
      <a name="inputs" val="3"/>
    </comp>
    <comp lib="1" loc="(440,280)" name="OR Gate">
      <a name="inputs" val="3"/>
    </comp>
    <comp lib="1" loc="(440,370)" name="OR Gate">
      <a name="inputs" val="3"/>
    </comp>
    <comp lib="1" loc="(440,450)" name="OR Gate"/>
    <comp lib="1" loc="(440,560)" name="OR Gate">
      <a name="inputs" val="3"/>
    </comp>
    <comp lib="1" loc="(440,660)" name="OR Gate">
      <a name="inputs" val="3"/>
    </comp>
    <comp lib="1" loc="(620,400)" name="AND Gate">
      <a name="inputs" val="6"/>
    </comp>
    <wire from="(150,190)" to="(160,190)"/>
    <wire from="(150,290)" to="(160,290)"/>
    <wire from="(150,400)" to="(260,400)"/>
    <wire from="(150,520)" to="(150,600)"/>
    <wire from="(150,520)" to="(270,520)"/>
    <wire from="(150,600)" to="(170,600)"/>
    <wire from="(160,190)" to="(160,220)"/>
    <wire from="(160,190)" to="(220,190)"/>
    <wire from="(160,220)" to="(170,220)"/>
    <wire from="(160,290)" to="(160,330)"/>
    <wire from="(160,290)" to="(240,290)"/>
    <wire from="(160,330)" to="(170,330)"/>
    <wire from="(200,220)" to="(220,220)"/>
    <wire from="(200,330)" to="(200,370)"/>
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    </comp>
    <comp lib="1" loc="(380,380)" name="OR Gate">
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    </comp>
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    </comp>
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